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4楼
发表于 2020-8-9 10:07
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来自 福建福州
本帖最后由 ming2017 于 2020-8-9 10:30 编辑
看线材结构,基本原理就可能是:usb线传输的编码调制信号==>小盒子中的芯片解调制,解码变成数据(芯片供电由发送数据的电脑提供)==》芯片控制一个非常小的FIFO队列==》芯片将数据重新编码调制成光纤信号==》usb头子端芯片解调制,解码变成数据(芯片供电由接收数据的设备提供)==》usb头子端芯片芯片将数据重新编码调制成usb电信号。
唉,多了这么多步骤,还不如在usb通信协议之上下功夫,在两端应用层实现可靠传输,差错检测不要用所谓的包头二进制反码检验,也不要用循环冗余校验,md5也过时了,直接用sha512,针对分组丢失,分组失序,直接采用arq算法,把接收端的芯片用高级点(cpu效率太低,fpga也不行,最好是定制asic),线路带宽高点(USB 3.2带宽 20Gbps),缓存来个高速ddr4的4通道并联 ,大小可以16g(pcm768足够,其实dsd1024也够了),什么流量控制,拥塞控制,根本就不要搞了,最后在缓存上来个fifo队列,搞定。
在这个想法里面,算法不是问题,主要问题主要是要达到高性能,必须定制asic,成本太高,流片一次的成本都是大资金,如果再追求功耗要上5nm工艺,哈哈哈,那将是天文数字。如果解码器单一型号销量3000-4000个的国内规模下,无法有效摊薄研发成本。
业界一般为了低成本基本都用现成usb协议加上FPGA或者CPLD,加上一个低速第带宽小容量缓存。
都是钱的问题。有钱好办事。
看看人家斗牛士,就是有钱。
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