本帖最后由 魔神Z 于 2021-1-13 23:15 编辑
2.3.1 亚稳态发生概率 由上面分析得知,系统亚稳态发生的都是由于clk的Tsu和Th不满足,又或者是复位信号的移除和恢复时间不满足。常用FPGA器件的Tsu+Th约等于1ns,复位移除和恢复时间相加约等于1ns。 当异步信号不是一组数据,或者信号量较少,那就需要对异步信号进行同步处理,例如对一个异步脉冲信号进行采集,只要脉冲信号变化发生在时钟Tsu和Th窗口内,那就很可能会产生亚稳态,亚稳态产生的概率大概为: 概率 = (建立时间 + 保持时间)/ 采集时钟周期 (公式3-1) 由公式3-1可以看出,随着clk频率的增加,亚稳态发生的几率是增加的。 例如,为系统采用100M时钟对一个外部信号进行采集,采集时钟周期为10ns,那采集产生亚稳态的概率为:1ns/10ns = 10% 同理采用300M时钟对一个外部信号进行采集,那产生亚稳态的概率为:1ns/3.3ns = 30% 如果采用三相相位差为120°的时钟对一个外部信号进行采集,那产生亚稳态的概率接近90% 所以在异步信号采集过程中,要想减少亚稳态发生的概率: (1) 降低系统工作时钟,增大系统周期,亚稳态概率就会减小; (2) 采用工艺更好的FPGA,也就是Tsu和Th时间较小的FPGA器件;
这些东西我们都不太可能实际去测试,但是可以了解一个概率
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